我有一个传递的parameter模块然后实例化与定义的参数对应的另一个模块.
但是,如果没有为某个参数组合定义一个case,我想在编译时抛出一个错误来突出显示问题,如下所示:
generate
if (PARAM1 == 1 && PARAM2 == 2) begin
// instantiate module logic_A
end else if (PARAM1 == 2 && PARAM2 == 1) begin
// instantiate module logic_B
end else begin
// throw an error at compile time if we haven't
// defined a case for those parameters
end
endgenerate
但是,这个代码仍然需要是可综合的(在Verilog中,而不是SystemVerilog)并传递LINTing,尽管插入错误.
有谁知道在这种情况下我可以使用什么？先感谢您.