Eya*_*yal 3 version-control logic verilog synthesis
我需要在Veriog中实现4对1的功能.输入为4位,0-15之间的数字.输出是单个位,0或1.每个输入提供不同的输出,并且从输入到输出的映射是已知的,但输入和输出本身不是.我希望vcs能够成功优化代码,并使其尽可能短/整齐.到目前为止我的解
wire [3:0] a;
wire b;
wire [15:0] c;
assign c = 16'b0100110010111010; //for example but could be any constant
assign b = c[a];
必须声明c是丑陋的,我不知道vcs是否会识别那里的K-map.这项工作以及案例陈述或联合正常形式的作业是否有效？
你有什么好.案例陈述也同样有效.这只是你希望成为一种表达方式的问题.
如果选择编码没有任何特殊含义(例如内存地址选择器),那么您的解决方案索引工作正常.如果选择编码确实对设计者有一些特殊的语义含义(并且它们没有太多),那么请使用case语句和枚举.
合成方面,你使用哪一个并不重要.任何体面的综合工具都会产生相同的结果.
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