verilog中整数的大小

Question

我面前的那本书说整数的最小宽度为 32。如果我在 64 位模式下运行我的模拟工具，您是否希望整数的宽度从 32 位变为 64 位？或者您希望在 32 和 64 种操作模式之间保持一致？

Answer 1

1800-2012 LRM 指定integers（以及int）正好是 32 位。我相信任何支持 Verilog 和 SystemVerilog 的工具都会将大小固定为 32 位。作为硬件描述语言，结果必须独立于工具实现。Verilog 标准的早期版本没有这个要求。