SystemVerilog 支持嵌套包吗？

Question

我有一个工具可以生成 .sv RAL 文件以在 UVM 测试台中使用。问题在于该文件将寄存器块创建为包。我的问题是，对于我的测试平台，我想导入多个 .sv RAL 文件（代表不同的注册表块）。

为此，我想创建一个包all_my_regs_pkg.sv并将其他包包含到该包中。我收到编译错误并查看它，看起来 SystemVerilog 中不支持嵌套包。

那么当我想使用它们时，是否需要手动导入每个 reg 块包？我想我可以创建一个包含导入的文件，然后“包含它”，但这是唯一的方法吗？

Answer 1

SystemVerilog 不允许嵌套包声明。对您来说最好的做法是定义一个文件，该文件是包导入语句的列表，并让用户`include在需要的地方进行归档。

这是另一个 SV 功能，允许您链接包导入，但您必须显式地将export导入到包中的符号由下一个包导入。请参阅第 26.6 节：从1800-2012 LRM 中的包中导出导入的名称