How does recursion work in Verilog?

Question

I was supposed to apply recursion in Verilog . The code which I have designed doesn't show any error. Please have a look at my code where the task (splitt00) is recursively called. Does Verilog support recursion and how can I implement a recursive logic?

task split00;
input [0:n-1] a;
input   [0:n-1] b;
input [0:n-1] num0;
output [0:2*n-1] s;
reg [0:n-1] a0,b0,u0,v0,w0,s0,s1,a1,b1,a2,b2,u1,w1,v1;
reg [0:n-1] num00;
begin
     num00=num0;
     if(num00==2)
        begin
            u0=(a/10)*(b/10);
            w0=(a%10)*(b%10);
            if (((a%10-a/10)*(b%10-b/10))<0)
            begin
            v0=((a%10-a/10)*(b%10-b/10))*-1;
            s=u0*100+(u0+w0+v0)*10+w0;
            end
            else
            begin
            v0=((a%10-a/10)*(b%10-b/10));
            s=u0*100+(u0+w0-v0)*10+w0;
            end

        end

    else
    begin
    a0=a/(10**(num00/2));
    b0=a%(10**(num00/2));
    a1=b/(10**(num00/2));
    b1=b%(10**(num00/2));
    split00(a0,a1,num00/2,u1);
    split00(b0,b1,num00/2,w1);
    if((a1-a0)<0 && (b1-b0)>0)
        begin 
        a2=a0-a1;
        b2=b1-b0;
        split00(a2,b2,num00/2,v1);  
        s=u1*(10**num0)+(u1+v1+w1)*(10**(num0/2))+w1;
        end
    else if((a1-a0)>0 && (b1-b0)<0)
        begin
        a2=a1-a0;
        b2=b0-b1;
        split00(a2,b2,num00/2,v1);  
        s=u1*(10**num0)+(u1+v1+w1)*(10**(num0/2))+w1;
        end
    else if((a1-a0)<0 && (b1-b0)<0)
        begin
        a2=a0-a1;
        b2=b0-b1;
        split00(a2,b2,num00/2,v1);  
        s=u1*(10**num0)+(u1-v1+w1)*(10**(num0/2))+w1;
        end
    else 
        begin
        a2=a1-a0;
        b2=b1-b0;
        split00(a2,b2,num00/2,v1);  
        s=u1*(10**num0)+(u1-v1+w1)*(10**(num0/2))+w1;
        end
    end
end 
endtask 

Answer 1

你在这里编码的是 Verilog-1995，它不支持递归。任务的参数以及其中的所有局部变量都是静态变量，这意味着任务中的所有条目只有它们的一个副本。Verilog-2001 添加了automatic任务和函数，它们改变了生命周期，以便每个条目都创建这些变量的新副本。您编码的方式是添加automatic关键字。

task automatic split00(
  input [0:n-1] a,
  input   [0:n-1] b,
  input [0:n-1] num0,
  output [0:2*n-1] s);

在 SystemVerilog 中，对于任何组合逻辑例程，我将使用函数而不是任务，并将关键字更改reg为logic

function automatic void split00(
    input [0:n-1] a,
    input   [0:n-1] b,
    input [0:n-1] num0,
    output [0:2*n-1] s);
logic [0:n-1] a0,b0,u0,v0,w0,s0,s1,a1,b1,a2,b2,u1,w1,v1;
logic [0:n-1] num00;

为了合成递归函数，您具有与任何循环相同的编码限制。综合工具需要将递归展开为函数的固定数量的条目。它通过将函数内联到调用函数的代码体中来实现这一点。