简单的VHDL电路的意外行为

Question

模拟器中信号Q_VLD1和Q_VLD2的不同延迟原因是什么？ 模拟结果.它是否是模拟器的预期行为？

我使用Xilinx Isim.它有代码和测试平台:

entity assign_test is
    port(CLK   : in  STD_LOGIC;
         D_VLD : in  STD_LOGIC;
         Q_VLD1 : out STD_LOGIC;
         Q_VLD2 : out STD_LOGIC
    );
end assign_test;

architecture Behavioral of assign_test is
    signal D_VLD_i : std_logic;
    signal d_vld_dly1 : std_logic;
    signal d_vld_dly2 : std_logic;
begin
    D_VLD_i <= D_VLD;

    process (clk) is
    begin
        if rising_edge(clk) then
            d_vld_dly1 <= D_VLD;
            d_vld_dly2 <= D_VLD_i;
        end if;
    end process ;

    Q_VLD1 <= d_vld_dly1;
    Q_VLD2 <= d_vld_dly2;
end Behavioral;


ENTITY tb_assign_test IS
END tb_assign_test;
ARCHITECTURE behavior OF tb_assign_test IS 

    COMPONENT assign_test
    PORT(
         CLK : IN  std_logic;
         D_VLD : IN  std_logic;
         Q_VLD1 : OUT  std_logic;
         Q_VLD2 : OUT  std_logic
        );
    END COMPONENT;

   --Inputs
   signal CLK : std_logic := '0';
   signal D_VLD : std_logic := '0';
    --Outputs
   signal Q_VLD1 : std_logic;
   signal Q_VLD2 : std_logic;
   constant CLK_period : time := 10 ns;

BEGIN 
   uut: assign_test PORT MAP (
          CLK => CLK,
          D_VLD => D_VLD,
          Q_VLD1 => Q_VLD1,
          Q_VLD2 => Q_VLD2
        );

   CLK_process :process
   begin
        CLK <= '0';
        wait for CLK_period/2;
        CLK <= '1';
        wait for CLK_period/2;
   end process;

   stim_proc: process
   begin        
      wait for 100 ns;  
      wait for 5 ns;    
      wait for CLK_period*10;
      D_VLD <= '1';
      wait for CLK_period*3;
      D_VLD <= '0';
      wait;
   end process;
END;

Answer 1

因此,如果您assign_test仅根据模拟时间查看模块中的内部信号,它可能如下图所示(d_vld_dly*在分配之前Q_VLD*).

但该数字具有误导性,因为该数字未显示delta延迟的VHDL概念.如果波形扩展为显示增量延迟(在本例中使用ModelSim),则如下所示.

因此,这表明,D_VLD_i <= D_VLD;在assign_test实际延迟D_VLD_i增量延迟,从而使新值不会在时钟看到,直到明年时钟上升沿.

造成这个问题的原因是测试平台不会产生输入数据作为时钟的原因,这会使数据在时钟之后产生一个Δ延迟,但是与时钟相同且在相同的模拟时间和相同的延迟时间.

如果等待时钟从以下位置改变,则可以更新测试平台以生成数据作为时钟的原因:

wait for CLK_period*10;

至:

for i in 1 to 10 loop
  wait until rising_edge(CLK);
end loop;

然后将波形给出:

因此,基于此,良好的测试平台设计的规则是以与在合成模块中生成数据相同的方式生成刺激,因此来自测试平台的刺激就像模块之间的数据一般,以获得预期和可靠性并且测试替补行为.