VHDL - 测试台 - 泛型

Question

我一直致力于通过更改输入/输出向量大小的通用值来制作一个可以在多个实例中使用的解码器。解码器将“sll”一个位，基于输入的整数转换的多个位置。解码器本身工作正常。当我制作测试台并编译时，问题就出现了。导致：

错误 (10482)：DECODER.vhd(41) 中的 VHDL 错误：使用了对象“n”但未声明

我在下面添加了模型和测试台：

LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;

ENTITY DECODER IS
    --GENERIC (delay : delay_length := 0 ns);
    GENERIC (n      : POSITIVE := 2);
    PORT (a :   IN      std_logic_vector(n-1 DOWNTO 0);
            x   :   OUT std_logic_vector(2**n-1 DOWNTO 0));
END ENTITY DECODER;

ARCHITECTURE dflow OF DECODER IS
     CONSTANT x_out :   BIT_VECTOR (2**n-1 DOWNTO 0) :=
                            ( 0 => '1', OTHERS => '0');
BEGIN
    x <= to_stdlogicvector(x_out sll to_integer(unsigned(a)));
END ARCHITECTURE dflow;

--test bench----------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;

ENTITY TN2 IS
END ENTITY TN2;

ARCHITECTURE IO_TN2 OF TN2 IS
    COMPONENT DECODER IS
        --GENERIC (delay : delay_length := 0 ns);
        GENERIC (n      : POSITIVE := 2);
    PORT (a :   IN      std_logic_vector(n-1 DOWNTO 0);
            x   :   OUT std_logic_vector(2**n-1 DOWNTO 0));
END COMPONENT DECODER;
SIGNAL a        :   std_logic_vector (n-1 DOWNTO 0); --<-- USED BUT NOT    DECLARED
 SIGNAL x   :  std_logic_vector (2**n-1 DOWNTO 0);
 BEGIN
G1  :   DECODER
    GENERIC MAP (n => 2)
    PORT MAP (a,x);

    a <= "00", "01" AFTER 1 NS, "10" AFTER 2 NS, "11" AFTER 3 NS,
          "00" AFTER 4 NS, "0Z" AFTER 5 NS;
 END ARCHITECTURE IO_TN2;

CONFIGURATION CFG_DECODER   OF TN2 IS
    FOR IO_TN2
        FOR G1  :   DECODER 
                    USE ENTITY work.DECODER(dflow)
                    GENERIC MAP (n => 2)
                    PORT MAP (a,x);
        END FOR;
    END FOR;
END CONFIGURATION CFG_DECODER;

编译器告诉我我没有声明 n，我以为我在组件声明中做了。我应该在哪里申报？第二个问题是如何声明多个泛型，即 1 个泛型用于 delay_length 1 泛型用于 n 我尝试将 2 个泛型语句放入模型实体中，但编译器认为这不是正确的做法。

一如既往，非常感谢您的帮助。D

Answer 1

您的组件声明声明有一个名为 的组件decoder，该组件（以及该组件的其他属性）有一个泛型名为n，默认值为2。在分析文件的这一点上，您没有说明要分配给 的实际值n。

我的方法是在声明组件之前定义一个常量：

constant DECODER_WIDTH : integer := 2;

然后，您可以使用它来声明您的信号：

SIGNAL a : std_logic_vector (DECODER_WIDTH-1 downto 0);

当您实例化您的 时decoder，您还将n泛型绑定到此常量：

G1  :   DECODER
GENERIC MAP (n => DECODER_WIDTH)
PORT MAP (a,x);

如果您确实需要让配置更改 的值n，则必须DECODER_WIDTH在包内声明常量，然后该文件将use在TN2实体声明之前和配置语句之前声明该常量。如果您不需要配置来改变解码器的大小，那么您可以generic map在配置语句中省略。