use*_*672 1 boolean-logic circuit vhdl
我正在开发一个项目,即在FPGA上制作一个简单的音乐播放器.它从PC获取指定格式的音乐文件,并在循环中大声播放.
我们需要实现标准音符长度,即半个节拍的Quaver,2个节拍的Minim等.目前我们在不同的BPM值下有一个节拍长度表的时钟周期数.我们需要将它们乘以这些音符长度以产生正确的时钟周期.唯一的问题是Tuplet,这是一个完整节拍的三分之一.
如果没有实现完整的分频器电路,是否有任何数学技巧可以将大约3的整数除以？
小智 5
除以3与乘以1/3(= 0.33333)相同.0.3333可以表示为两个或更多(取决于所需精度)(左)移位输入值的相加.
input*2^-a + input*2^-b + input*2^-c ...
只需为a,b,c,...找到合适的值
这适用于(几乎)所有部门.