使用Yosys进行FSM导出

adr*_*anX 2 verilog fsm yosys

我正在尝试使用这个名为Yosys的简洁工具来综合我的Verilog设计。我想使用Yosys命令fsm_export将Verilog设计中的FSM导出,但不会生成任何内容。我不知道应该如何调用该命令?

我调用的一系列命令是: read_verilog qwerty.v ; fsm_export

如果生成成功并且我拥有KISS2格式的FSM,那么谁知道有什么(开源)工具可以让我可视化FSM?

谢谢一群!

Cli*_*nna 5

fsm_export命令在提取的FSM(即$fsm单元)上运行。为了在设计包含此类FSM单元的状态下创建状态,您首先需要检测FSM(fsm_dectect),然后提取它们(fsm_extract)。有关help fsmFSM流的更多信息,请参见。

达到这种状态的最简单方法是简单地运行fsm -nomap。示例脚本:

read_verilog test.v
proc; opt; fsm -nomap
fsm_export -o test.kiss2
Run Code Online (Sandbox Code Playgroud)

例如,考虑以下test.v文件。

module test(input clk, rst, ctrl, output [3:0] O);
    reg [1:0] state;
    always @(posedge clk) begin
        O <= 0;
        if (rst) begin
            state <= 0;
        end else case (state)
            0: begin
                state <= ctrl ? 1 : 2;
                O <= 1;
            end
            1: begin
                O <= 2;
                if (ctrl) begin
                    state <= 2;
                    O <= 3;
                end
            end
            2: begin
                O <= 4;
                if (ctrl) begin
                    state <= 3;
                    O <= 5;
                end
            end
            3: begin
                if (!ctrl)
                    state <= 2'b00;
            end
        endcase
    end
endmodule
Run Code Online (Sandbox Code Playgroud)

上面的脚本将产生以下test.kiss2文件。(我刚刚修复了fsm_detect中的错误,因此请使用当前的git head。)

.i 2
.o 3
.p 12
.s 4
.r s0
-1 s0 s0 100
00 s0 s1 100
10 s0 s2 100
-1 s1 s0 001
00 s1 s1 001
10 s1 s3 001
-1 s2 s0 010
10 s2 s1 010
00 s2 s2 010
00 s3 s0 000
-1 s3 s0 000
10 s3 s3 000
Run Code Online (Sandbox Code Playgroud)

注意:在这种情况下,FSM输出不直接是四个O信号位。相反,Yosys创建了一个具有三位输出的FSM,并在FSM外部创建了用于创建四个O信号位的编码器。

关于可视化:不幸的是,我不知道任何用于显示KISS2文件的GUI工具(这并不意味着不存在这种工具)。但是.dot使用KISS2文件创建GraphViz 文件非常容易,例如使用以下python脚本(kiss2dot.py)。

#!/usr/bin/env python3

import fileinput

print("digraph fsm {")

for line in fileinput.input():
    if not line.startswith("."):
        in_bits, from_state, to_state, out_bits = line.split()
        print("%s -> %s [label=\"IN=%s,\\nOUT=%s\"];" % (from_state, to_state,
                in_bits.replace("-", "?"), out_bits.replace("-", "?")))

print("}")
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用法示例:

python3 kiss2dot.py test.kiss2 > test.dot
xdot test.dot
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这将显示以下图形:

xdot输出