Dor*_*har 7 linux licensing modelsim intel-fpga quartus
我正在使用带有Altera Quartus 15.0网络版的Ubuntu Linux 14.04 LTS,由于许可错误,我很难模拟我的设计.我正在为Altera 的Cyclone IV EP4CE115设计一款用于VEEK-MT液晶触摸屏的LCD_driver .
老实说,我对模拟软件如ModelSim-Altera没有多少经验,但我知道如何使用.vwf文件并用它们进行模拟,我也知道如何使用signaltap逻辑分析仪.创建了usinversity程序.vwf文件后,我编译项目,按下运行功能模拟,我得到一个包含以下内容的窗口:
确定ModelSim可执行文件的位置......
使用:/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin
要指定ModelSim可执行目录,请选择:工具 - >选项 - > EDA工具选项注意:如果ModelSim-Altera和ModelSim可执行文件都可用,将使用ModelSim-Altera.
****生成ModelSim Testbench****
quartus_eda --gen_testbench --check_outputs = on --tool = modelsim_oem --format = verilog --write_settings_files = off test5 -c test5 --vector_source ="/ path/to/Altera/projects/test/5/test5.vwf" --testbench_file = "/路径/到/ Altera公司/项目/测试/ 5 /模拟/ QSIM/test5.vwf.vt"
ld.so检测到不一致:dl-close.c:762:_dl_close:断言`map-> l_init_called'失败!信息:*******************************************************************信息:运行Quartus II 64位EDA网表编写器信息:版本15.0.0 Build 145 04/22/2015 SJ Web版信息:版权所有( C)1991-2015 Altera公司.版权所有.信息:您使用Altera公司的设计工具,逻辑功能信息:和其他软件和工具,以及它的AMPP合作伙伴逻辑信息:功能,以及来自任何上述信息的任何输出文件:(包括设备编程或模拟文件),以及任何信息:相关文档或信息明确主题信息:Altera计划许可信息的条款和条件:订购协议,
信息:Altera MegaCore功能许可协议或其他
信息:适用的许可协议,包括但不限于,
信息:您的使用仅用于编程逻辑
信息:由Altera制造并由Altera销售的设备或其
信息:授权经销商.请参阅适用的
信息:有关进一步细节的协议.信息:处理开始:2015年8月9日星期日22:18:46信息:命令:quartus_eda --gen_testbench --check_outputs = on --tool = modelsim_oem --format = verilog --write_settings_files = off test5 -c test5 --vector_source =/path/to/Altera/projects/test/5/test5.vwf --testbench_file =/path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vtWarning(201007):找不到端口设计警告中的"h_counter"(201007):在设计警告(201007)中找不到端口"h_counter [10]":在设计警告(201007)中找不到端口"h_counter [9]":找不到端口"h_counter [8]"在设计警告(201007):在设计警告(201007)中找不到端口"h_counter [7]":在设计警告(201007)中找不到端口"h_counter [6]":可以' in designWarning(201007):在designWarning(201007)中找不到端口"v_counter [4]":在designWarning(201007)中找不到端口"v_counter [3]":找不到端口"v_counter [2] "在设计警告(201007):在设计警告(201007)中找不到端口"v_counter [1]":在设计警告(201007)中找不到端口"v_counter [0]":找不到端口"HSD_s" designWarning(201007):在designInfo(201000)中找不到端口"VSD_s":生成的Verilog测试台文件/path/to/Altera/projects/test/5/simulation/qsim/test5.vwf.vt for simulationInfo:Quartus II 64位EDA网表编写器成功.0错误,25警告信息:峰值虚拟内存:1088兆字节信息:处理已结束:Sun Aug 9 22:18:47 2015信息:经过时间:00:00:顺利完成.
****生成功能模拟网表****
quartus_eda --write_settings_files = off --functional = on --flatten_buses = off --simulation --tool = modelsim_oem --format = verilog --output_directory ="/ path/to/Altera/projects/test/5/simulation/qsim /"test5 -c test5
ld.so检测到不一致:dl-close.c:762:_dl_close:断言`map-> l_init_called'失败!信息:*******************************************************************信息:运行Quartus II 64位EDA网表编写器信息:版本15.0.0 Build 145 04/22/2015 SJ Web版信息:版权所有( C)1991-2015 Altera公司.版权所有.信息:您使用Altera公司的设计工具,逻辑功能信息:和其他软件和工具,以及它的AMPP合作伙伴逻辑信息:功能,以及来自任何上述信息的任何输出文件:(包括设备编程或模拟文件),以及任何信息:相关文档或信息明确主题信息:Altera计划许可信息的条款和条件:订购协议,
信息:Altera MegaCore功能许可协议或其他
信息:适用的许可协议,包括但不限于,
信息:您的使用仅用于编程逻辑
信息:由Altera制造并由Altera销售的设备或其
信息:授权经销商.请参阅适用的
信息:有关进一步细节的协议.信息:处理开始:2015年8月9日星期日22:18:53信息:命令:quartus_eda --write_settings_files = off --functional = on --flatten_buses = off --simulation = on --tool = modelsim_oem --format = verilog - output_directory =/path/to/Altera/projects/test/5/simulation/qsim/test5 -c test5Info(204019):在文件夹"/ path/to/Altera/projects/test/5/simulation /"中生成文件test5.vo qsim //"用于EDA仿真工具信息:Quartus II 64位EDA网表编写器成功.0错误,0警告信息:峰值虚拟内存:1093兆字节信息:处理已结束:Sun Aug 9 22:18:55 2015信息:经过时间:00:00:02信息:总CPU时间(在所有处理器上):00: 00:01顺利完成.****生成ModelSim .do脚本****
/path/to/Altera/projects/test/5/simulation/qsim/test5.do生成.
顺利完成.
****运行ModelSim模拟****
/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin/vsim -c -do test5.do
/home/bdoronnb/Downloads/Quartus/15.0/ModelSim/modelsim_ase/bin/../linux/vish:加载共享库时出错:libXft.so.2:无法打开共享对象文件:没有这样的文件或目录错误.
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