从VHDL转换为Verilog，具体案例

Question

我习惯于使用 VHDL 进行编程，并且想知道在 Verilog 中执行 VHDL 中使用的某些类型操作的“最佳”方法。我认为每个问题都可以是他们自己的专用问题，但我认为最好能收集这些问题，以便人们在一个地方看到一堆 Verilog 示例，而不是分散在 5 个问题中。谢谢。

以下是我希望看到最佳实践的一些示例：

替换其他人：

我知道对于 Verilog 中的信号分配，您可以执行以下操作：

data <= 'b0;

这会将数据中的所有位分配为零，并且如果数据更改其宽度，它仍然有效。绝妙的技巧，但是当实例化模块并将输入绑定为零时呢？例如

   Data_Module UUT
      (
       .Data(8'h00),  //'b0 doesn't work here

属性替换：

编写灵活的代码很好，所以我喜欢根据泛型定义端口宽度，这样如果端口宽度发生变化，只需快速更新泛型，一切仍然有效。我经常有这样的VHDL代码：

signal some_data : std_logic_vector(g_DATA_WIDTH+g_GENERIC-1 downto 0);
signal some2     : std_logic_vector(some_data'length-1 downto 0);

-- OR I may have this:
left_bit <= some_data'left;

长的when/else链：

这给我带来了麻烦。设置组合的always块并在索引上使用case语句是最好的方法吗？这看起来有很多代码。使用?运算符可能会导致一些难以辨认的代码，因此我不喜欢在较长的 if/else 链中这样做。

some_data <= X"01" when index = 0 else
             X"04" when index = 1 else
             X"02" when index = 2 else
             X"F0";

断言：

如何在 Verilog 中触发 modelsim 断言？我经常在 VHDL FIFO 上使用这些来检查上溢/下溢情况。例如

assert NOT_FIFO_OVERFLOW report "FIFO has overflowed, that's a bad thing" severity failure;

生成块：

在 VHDL 中，能够基于泛型生成代码块，或者在该泛型不存在时完全删除它，这很好。例如

  g_LFSR_3 : if g_Num_Bits = 3 generate
    w_XNOR <= r_LFSR(3) xnor r_LFSR(2);
  end generate g_LFSR_3;

  g_LFSR_4 : if g_Num_Bits = 4 generate
    w_XNOR <= r_LFSR(4) xnor r_LFSR(3);
  end generate g_LFSR_4;

状态机枚举：

在 Verilog 中，我真的需要parameters为每个单独的状态创建吗？如果这是最好的方法，我会这样做，但看起来太多了。我喜欢在 VHDL 中，您可以创建一个仅包含每个状态的类型，然后创建该类型的状态机信号。

创建整数：

我经常有这样的代码：

signal Row_Count : integer range 0 to c_TOTAL_ROWS-1 := 0;

在 Verilog 中执行此操作的最佳方法是什么？我是否需要取 c_TOTAL_ROWS 的对数以 2 为底来找到它的最大宽度，然后reg基于此定义 a ？这看起来工作量很大。我相信 Verilog 默认创建 32 位整数，但如果不需要，我不想生成额外的逻辑。另外，我喜欢的是，如果超出预期范围，我的 Modelsim 模拟就会崩溃。

Answer 1

并不是所有的东西都可以直接翻译成Verilog。

替换其他人：

Verilog

'b0应与端口偏角配合使用。应该有编译警告，而不是错误。一些模拟器尝试向后兼容 IEEE Std 1364-2005，其中'b0是推断的32'b0. 根据 IEEE Std 1364-2005 § 3.5.1，这个 32 位最大限制似乎已被删除。模拟器可能落后于标准。如果模块端口实例化.Data('b0),导致编译错误，则这是模拟器的限制。

系统Verilog

SystemVerilog 添加了填充常量'0, '1, 'x, & 'z。'0、'x、 &与 IEEE Std 1364-2005 、、 &'z相同，但少一个字符。其中N是目标向量/压缩数组的宽度。'b0'bx'bz'b1{(N-1){1'b0},1'b1}'1{N{1'b1}}

属性替换：

Verilog

没有那个可以找到。

系统Verilog

logic [g_DATA_WIDTH+g_GENERIC-1:0] some_data;
logic [$size(some_data)-1:0] some2;
logic [$bits(some_data)-1:0] some3; // or with $bits for vector

// OR I may have this:
left_bit <= some_data[$left(ome_data)];

长的when/else链：

Verilog/SystemVerilog （两者相同）

some_data <= (index == 0) ? 'h01 :
             (index == 1) ? 'h04 :
             (index == 2) ? 'h02 :
                            'hF0 ;

该功能可以正常工作，但在合成时可能无法提供最佳的时序和区域。当某些合成器看到它们时，?:它们总是会生成 2 比 1 的复用器；如果他们看到嵌套链，?:即使有 4 对 1 多路复用器（或其他多路复用器类型）可用，也会创建 2 对 1 多路复用器链。

它需要更多的输入，但这应该会给出更好的结果（相同的功能）

case(index)
  0 : some_data <= 'h01;
  1 : some_data <= 'h04;
  2 : some_data <= 'h02;
  default : some_data <= 'hF0;
endcase

断言：

Verilog

Verilog 语言中没有内置断言。创建一些检查器并不具有挑战性（例如，可以使用always块完成非重叠并发检查），但将错误标记给模拟器可能有点棘手。$finish通常，全局错误计数器会增加失败次数，如果达到用户定义的错误限制，模拟将中止。可能有 PLI/VPI 解决方案或模拟器特定的解决方案。

系统Verilog

SystemVerilog 有两种主要类型的断言；并发且立即。立即存在于程序块内部（即开始-结束），例如：

optional_label : assert (NOT_FIFO_OVERFLOW) $error("FIFO has overflowed, that's a bad thing");

并发断言在模块范围内运行，位于过程块之外。他们使用时钟参考。

optional_label : assert property (@(posedge clk) !$stable(fifo_ptr) |->  fifo_pt < FIFO_DEPTH) $error("FIFO has overflowed, that's a bad thing");

请参阅IEEE Std 1800-2012 § 16.断言以获取进一步的说明和示例。

注意 - 如果使用 UVM，请`uvm_error使用$error

生成块：

Verilog/系统Verilog

Verilog 的 IEEE Std 1364-2001 中添加了生成块。-实际上是可选generate的endgenerate，但可以提供很好的视觉参考。请参阅IEEE Std 1800-2012 § 27。生成构造以获取完整详细信息

generate
  if (g_Num_Bits = 3) begin : g_LFSR_3
    xnor (w_XNOR, r_LFSR[3], r_LFSR[2]);
  end : g_LFSR_3
  if (g_Num_Bits = 4) begin : g_LFSR_4
    always @* begin
      w_XNOR = ~{r_LFSR[4] ^ r_LFSR[3]};
    end
  end
endgenerate

注意：在此特定示例中，部分选择寻址也适用于 Verilog/System Verilog：w_XNOR = ~^r_LFSR[g_Num_Bits-:2]; IEEE Std 1800-2012 § 11.5.1

状态机枚举：

Verilog

parameter如果需要使用名称而不是记住索引，则必须使用此处。在一个语句中定义多个参数是合法的，但标识符仍然需要定义其值。

系统Verilog

支持枚举。请参阅IEEE 标准 1800-2012 § 6.19枚举

例子：

typedef enum logic [3:0] { IDLE=0, START, STAGE[4:6], BLAH, STAGE[3] } states_e;
states_e state, next_state;

相当于写：

parameter [3:0] IDLE   = 4'd0,
                START  = 4'd1,
                STAGE4 = 4'd2,
                STAGE5 = 4'd3,
                STAGE6 = 4'd4,
                BLAH   = 4'd5,
                STAGE0 = 4'd6,
                STAGE1 = 4'd7,
                STAGE2 = 4'd8;

创建整数：

Verilog/系统Verilog

与 IEEE Std 1364-2005（Verilog 最终版本）或 IEEE Std 1800 (SystemVerilog) 一起使用reg [$clog2(c_TOTAL_ROWS)-1:0] Row_Count;

对于较旧的 Verilog（IEEE Std 1364-1995 和 IEEE Std 1364-2001），创建一个自定义函数来查找对数底数 2 的上限。示例：

function interger ceiling_log2(input integer value);
  interger local_copy;
  local_copy = value;
  ceiling_log2 = 0;
  while(local_copy!=0) begin
    ceiling_log2 = ceiling_log2 + 1;
    local_copy = local_copy >> 1;
  end
  return ceiling_log2;
endfunction
reg [ceiling_log2(c_TOTAL_ROWS)-1:0] Row_Count;

注意：某些合成器可能有限制