VHDL Testbench over simulate

Question

为什么要在VHDL中创建测试平台/测试平台？坐在和操纵模拟器中的信号以确保VHDL代码正常运行不是一样好吗？

Answer 1

创建一个测试平台.

1. 您可以随时重新运行它,并随着设计的增长进行扩展.
2. 您可以进行自检 - 将输出与预期值进行比较,在出现任何错误时进行断言,并报告任何错误的摘要.
3. 如果设计太大而无法测试每个输入值,您可以使用完整的编程语言生成全面的测试或随机测试
4. 您可以读取Matlab或其他任何文件生成的文件,并将结果文件写入Matlab进行处理和显示,以证明其准确性
5. 除非自检报告错误,否则您永远不需要通过波形,然后显示所有信号以进行进一步调试.
6. 您可以进行半自动或甚至全自动测试.
7. 即使你不做这些,只需要驱动输入的最小测试平台,你必须检查波形,作为以后更好的基础.
8. (感谢Morten)您可以快速修改现有的测试用例,以便在模拟中重新创建报告的错误,从而使您可以全面了解信号并更快地进行修复.
9. VHDL测试平台通常是可移植的(读取/写入二进制文件是我所知道的一个例外,但文本文件没问题)所以你不会使用一个特定的工具链.