敏感列表错误

Question

我想计算数组元素的总和。阵列的元素在每个时钟上升沿（按顺序）分配。我不想在下一个时钟上升沿得到元素的总和，所以总和的设计必须是组合的。我可以在没有任何错误的情况下获得正确的仿真结果，但是我的代码没有在 ISE（Xilinx 合成工具）中合成。我正在研究 Spartan3。

我的代码：

always @* begin
    sum = 0;
    for (i=0; i<K; i=i+1)
        sum = sum + shiftReg[i];    
end

错误：

Xst:902 - 始终阻止敏感列表中出现意外的 shiftReg 事件。

我搜索了解决方案。一种方法是添加shiftReg敏感列表中的所有元素，但在我的项目中，元素的数量是K(K是一个参数)。

Answer 1

恐怕这是 XST 合成器的限制。您提供的完全相同的解决方案表明，该问题已在 Virtex 6 和 Spartan 6 设备上得到解决，因此这一定是 Spartan 3 中资源的某种限制，或者更有可能是 Xilinx 工程师的一些懒惰。

我已经测试了这个示例模块：

module addall (
  input wire clk,
  input wire [3:0] addr,
  input wire load,
  input wire [7:0] din,
  output reg [7:0] tot
);

  reg [7:0] sr[0:15];
  always @(posedge clk) begin
    if (load)
      sr[addr] <= din;
  end

  integer i;
  always @* begin
    tot = 8'h00;
    for (i=0;i<=15;i=i+1)
        tot = tot + sr[i];
  end
endmodule

它在 Icarus Verilog + YOSIS 0.3.0 http://www.edaplayground.com/x/5q9上合成良好

它使用 Spartan 6 设备在 XST 12.4 中合成良好

如果我更改为 Spartan 3E，它给我的错误与您使用相同的 XST 版本相同。

可能的解决方法：使用带有目标的 Icarus Verilogvhdl将有问题的模块转换为 VHDL 并将其添加到您的设计中，而不是原始的 Verilog 模块。