Tus*_*her 0 verilog fpga xilinx vlsi synthesize
在我的代码中,我将使用一些寄存器来存储一些值以便在代码中做出决定.它们不直接从输入线获取值.现在,我得到......
信号已分配但从未使用过.在优化过程中将修剪此未连接的信号.
我应该忽略这个警告吗？我的模拟工作正常.
简短的回答是:不,你不应该.答案很长(通常)"它取决于".
检测到未使用的已分配信号可能意味着您忘记连接模块的端口,或者您拼错了信号名称.在这些情况下,您的设计可能不会按预期运行.
另一方面,有一种结构通常会导致这种警告:寄存器定义为N位,但实际上只使用了其中一些(例如,器件中的8位控制寄存器) ,其中只使用位0).在这种情况下,可以安全地忽略警告.您的模拟不会受此影响.
因此,请问问自己,您的设计中的任何其他部分是否应该使用(读取)该特定信号.