Ald*_*doT 2 verilog system-verilog
我们如何检查电线上的信号驱动强度?可能吗?通常,我们只能检查电线的逻辑值,1或0使用条件检查==或三等于===.但它并没有告诉我们的实力,例如pull,strong或者weak等
那么有没有办法检查驱动强度?例如,它将使用这样的东西:
wire a;
//... your a assignment
initial begin
//...
if (a && is_weak1(a)) $display("a is weak 1");
end
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使用特殊%v字符显示驱动强度.
$display("a is %v" a);
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显示的值 %v
Strength Value %v
supply 7 Su
strong 6 St
pull 5 Pu
large 4 La
weak 3 We
medium 2 Me
small 1 Sm
highz 0 HiZ
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来源.
要检查SystemVerilog中条件语句的值:
string str;
initial begin
//...
str = $sformatf("%v", my_net);
if (a && (str == "We1")) $display("a is weak 1");
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注意:因为值1在字符串中编码,检查a为高是多余的,可能只是:
str = $sformatf("%v", my_net);
if (str == "We1") $display("a is weak 1");
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正如格雷格指出的那样,$psprintf实际上并不是系统verilog标准的一部分,而是应该使用$sformatf.IEEE Std 1800-2012第21.3.3节将数据格式化为字符串.