有没有办法在 Verilog 中定义类似 C 结构的东西

Question

我有一个用 Verilog（重要的是不是 SystemVerilog）编写的项目，由于在设计的不同部分之间传递的信号数量太多，它变得有点难以管理。因为我有几个模块都需要相同的信号，所以我想尝试将它们合并为较少数量的命名对象。问题是如何去做。

假设这是我人为的例子：

module mymodule(sig_a_in, sig_b_in, sig_c_in, sig_d_in, sig_e_in,
                sig_a_out, sig_b_out, sig_c_out, sig_d_out, sig_e_out);

  input wire sig_a_in, sig_b_in, sig_c_in;
  input wire [5  : 0] sig_d_in;
  input wire [31 : 0] sig_e_in;
  output reg sig_a_out, sig_b_out, sig_c_out;
  output reg [5  : 0] sig_d_out;
  output reg [31 : 0] sig_e_out;
endmodule

在我看来，重要的是我可以按名称引用信号的可读性。但是，我不想将它们全部单独传递给每个模块。同样，我在这个项目中只使用 Verilog，所以 SystemVerilog 构造是不可能的。

我的第一个想法是我只需将它们组合成一个总线，然后使用定义的名称来引用各个电线。然而，这有点笨拙，尤其是当您将其他总线添加到混音中时。这在我人为的例子中非常简单，因为信号具有明显的隐式顺序，但在现实生活中它们没有。

`define SIGNAL_BUS_WIDTH 41
`define A 0
`define B 1
`define C 2
`define D 3
`define E 9

module mymodule(signal_bus_in, signal_bus_out);

  input wire [`SIGNAL_BUS_WIDTH-1 : 0] signal_bus_in;
  output reg [`SIGNAL_BUS_WIDTH-1 : 0] signal_bus_out;

  // reference a
  signal_bus_in[`A]
  // reference d?  Not good when names don't have an obvious order
  signal_bus_in[`E-1 : `D]
endmodule

最后，除了所有这些之外，工具链还需要能够区分模块正在使用结构中的哪些连线，并且只合成这些连线。并非所有模块都使用所有电线，因此我想避免使用额外的未使用路径。我认为这些工具应该足够聪明来做到这一点，即使在我上面的总线示例中，但我并不完全确定。

有没有什么好方法可以在 Verilog 中获得我想要的东西？

Answer 1

您始终可以通过使用宏来定义每个信号的范围而不是端点来进一步扩展您的想法：

`define WIDTH 41
`define sigA 0:0
`define sigB 1:1
`define sigC 2:2
`define sigD 8:3
`define sigE 40:9

module mymodule(signal_bus_in, signal_bus_out);

  input wire [`WIDTH-1 : 0] signal_bus_in;
  output reg [`WIDTH-1 : 0] signal_bus_out;

  ...
  // signal a
  signal_bus_in[`sigA];
  // signal d
  signal_bus_in[`sigD];
  ...

当然，这并不像 SystemVerilog 打包结构那么容易（这就是它们存在的原因！），但它可以满足您的需求。另外，这也增加了你的台词的顺序，但我认为没有任何结构不会这样做；甚至结构也会为您的信号添加顺序。然而，只要您使用宏，除了定义宏之外，顺序并不重要。

任何好的综合工具都应该能够丢弃任何不驱动任何东西或不被任何东西驱动的端口或电线，因此除非您必须明确告诉它由于某种原因要忽略哪些行，否则您不应该担心它会合成额外的空间对于未使用的模块引脚。