Bri*_*ton 5 verilog fpga vhdl asic intel-fpga
在(常规)软件中,我曾在使用gcc选项-Wall显示所有警告的公司工作.然后他们需要处理.使用Verilog或VHDL中的非平凡FPGA/ASIC设计通常会有许多警告.我应该担心所有这些吗？你有什么特别的技巧可以建议吗？我的流程主要针对FPGA(特别是Altera和Xilinx),但我认为相同的规则适用于ASIC设计,可能更多,因为在构建之后无法更改设计.
2010年4月29日更新:我最初考虑的是综合和P&R(布局布线)警告,但模拟警告也是有效的.
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以下是我对ASIC世界的看法(99%Verilog,1%VHDL).
我们努力消除日志文件中的所有警告,因为通常,我们将警告解释为工具告诉我们不应期望可预测的结果.
由于有许多类型的工具可以生成警告(模拟/调试器/ linter /综合/等效检查等),我将重点讨论模拟器编译器警告.
我们分析警告并将它们分为两大类:我们认为不会影响模拟结果的警告,以及可能影响结果的其他组.首先,我们使用工具的选项来明确启用尽可能多的警告.对于第一组,我们然后使用工具的选项来有选择地禁用这些警告消息.对于第二组,我们修复了Verilog源代码以消除警告,然后我们将警告提升为错误.如果稍后在这些类别中引入任何警告,我们会在允许模拟之前强制自行修复它们.
上述方法的一个例外是第三方IP,我们不允许修改其Verilog代码.
这种方法对于RTL仿真非常有效,但是当我们使用反向注释的SDF运行门模拟时,它会变得更加困难.根本没有足够的时间来分析和消除数以百万计的警告.我们能做的最好的事情是使用脚本(Perl)来解析日志文件并对警告进行分类.
总之,我们尽力消除警告,但这样做并不总是切实可行.
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