我可以在 VHDL 中使用 Vivado 模块设计时钟频率吗？

Question

我正在 Vivado 中构建一个设计，想知道是否可以在 HDL 中使用框图时钟频率。

我想采用框图了解并作为 DRC 的一部分传播的 FREQ_HZ，并将其输入到我的自定义 IP 块中（使用 VHDL 通用）。这样我就可以执行诸如设置内部计数以生成微秒延迟、波特率等操作。

我可以使用手动自定义参数来完成此操作，但这需要手动维护并且容易出错。

Answer 1

我认为TCL可能是你唯一的选择。制作一个作为构建过程的一部分运行的 TCL 脚本，并将 FREQ_HZ 属性复制到您的通用属性中。