Fly*_*gon 5 git compilation vhdl gitignore
我开始用 VHDL 处理一个已经启动的项目：这个项目已经完成了许多模拟和编译。
我决定使用 Git 以便能够在多台计算机上工作，但我仍然需要将文件推送到存储库。由于该项目充满了 .exe 和其他编译输出文件，因此需要很长时间才能上传（我知道 Git 在转换为二进制文件方面效率非常低）。
然而，这是我第一次使用 VHDL，所以我无法区分源文件和模拟/编译输出。
我正在使用 Xilinx ISE 开发 Xilinx Spartan-6（无法判断它是 WebPack 还是 Design Suite，但我会说 WebPack）
我应该在 中包含哪些文件扩展名.gitignore？
这在很大程度上取决于您的模拟器/工具链。我知道 Riviera-PRO 使用.asbd、.awc、.lib、.mgf、.data和.index一些无扩展名的文件进行模拟。我认为 GHDL 至少可能会使用.exe文件，但我从未使用过它。Altera 和 Xilix 实现工具链还使用不同（和许多）文件扩展名进行综合。您最好保留单独的源目录和模拟/编译目录，并且仅在源目录上使用修订控制（如果需要，可能还可以使用用于发布二进制文件的文件夹）。
您想要的文件扩展名更容易定义。VHDL 源文件是.vhd或.vhdl文件。Verilog 使用.v和.vh。
您还需要时间限制（如果您不执行项目流程，则可能需要构建脚本 - 但它们通常没有文件扩展名）来进行构建。Xilinx ISE 时序约束为.xcf和.ucf文件。