全局声明在Verilog 2001语法中是非法的!

Question

我在verilog中写了一些小东西:

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

我收到此错误:错误:test.v(5):( vlog-2155)全局声明在Verilog 2001语法中是非法的.

我做错了什么？我正在使用ModelSim XE III/Starter 6.4b - 自定义Xilinx版本!

Answer 1

您的parameter陈述必须在一个模块内:

module a_module ();

  parameter a_parameter = 4;

endmodule

实际上,verilog中的大多数东西都必须在模块块中.