如何修复Systemverilog源中的缩进

Question

我经常使用systemverilog.
我使用UltraEdit作为文本编辑器.我也使用VIM.
有时我必须从其他地方复制代码并将其粘贴到我的代码中.
它可能没有正确缩进.再次正确地缩进它是一项艰巨的任务.

任何人都可以建议任何方法或工具轻松完成吗？

Answer 1

方法

1. 访问EDA游乐场
2. 将代码粘贴到其中一个编辑器窗口中
3. 选择所有文本 CTRL-A
4. 重审所有文字 SHIFT-TAB

一些背景

Code Mirror有一个Verilog模式,支持SystemVerilog.CodeMirror是一个用JavaScript编写的浏览器内文本编辑器,可用于许多网站,包括EDA Playground.

您也可以在此处粘贴并重新插入示例窗口,或者您可以自己下载并在本地运行它.