如何检查Verilog中的未知逻辑？

Question

我正在检查 6n+1 或 6n-1 形式的数字的素数。我有下面的代码，但它似乎没有生成正确的结果。

    module prime(clk, rst, start, A, ready, P);

    input clk, rst, start;
    input [7:0] A;

    output ready, P;

    reg ready, P;

    reg [7:0] divisor;
    reg val;


    always @ (posedge clk or negedge rst) begin
        if (!rst) begin
            P <= 1'bx;
        end
        else if (start) 
        begin
            case (A)
               -1 : P <= 1;
                0 : P <= 1;
                1 : P <= 1;
                2 : P <= 1;
                3 : P <= 1;
                5 : P <= 1;
            endcase

            if (A%2 == 0 && A != 2) begin
                P <= 0;
                ready <= 1;
            end

            else if(A > 6) 
            begin
                for(divisor = 5; divisor <= A/divisor; divisor=divisor+6) begin
                    if (A%divisor == 0 || A%(divisor+2) == 0) begin
                        P <= 0;
                    end
                end 

                   if (P != 0 && P == 1'bx) begin // need to fix
                        P <= 1;
                    end
            end
        end
    end
endmodule

重点是这部分似乎不起作用：

if (P != 0 && P == 1'bx)

如何检查变量是否包含未知逻辑，即 x. 按上述检查

P == 1'bx

似乎不起作用。

Answer 1

您应该使用case equality运算符 ( ===) 来测试 4 状态逻辑相等性，然后logical equality使用运算符 ( ==)。

对于运算符，如果任一操作数包含 an或 a ，==则结果为。对于带有和 的运算符位，包含在比较中。xxz===xz