系统 Verilog 时钟模块

Question

我试图用 Clocking 块的演示代码执行一个简单的测试，但遇到了错误。

代码可以在“EDA playground”找到 http://www.edaplayground.com/x/3Ga

并且错误说：** 错误：testbench.sv(38)：必须指定默认时钟块才能使用##n 计时语句。** 错误：testbench.sv(40)：必须指定默认时钟块才能使用##n 计时语句。

我认为代码中已经指定了时钟块。

任何帮助？

Answer 1

正如错误消息所说，您必须将时钟块定义为默认值：

default clocking cb_counter @(posedge Clock);

完整代码在这里：http : //www.edaplayground.com/x/37_

SV 2012 标准规定，##n只有在为模块/程序/接口定义了默认时钟块时才可以使用运算符，否则将无法知道延迟使用什么时钟事件。