在verilog设计中产生时钟故障

Question

我正在使用verilog设计芯片.我有一个3位计数器.我希望当计数器处于第8个循环时,应该有一个时钟故障然后正常工作.在verilog设计中可能产生时钟故障的方法是什么？

Answer 1

在时钟信号上注入毛刺的一种方法是使用force和release从您的测试平台:

module tb;

reg clk;
reg [2:0] cnt;
reg reset;

always begin
    #5 clk <= 0;
    #5 clk <= 1;
end

always @(posedge clk or posedge reset) begin
    if (reset) begin
        cnt <= 0;
    end else begin
        cnt <= cnt + 1;
    end
end

always begin: inject_clk_glitch
    wait(cnt == 7);
    #1 force clk = 1;
    #1 force clk = 0;
    #1 release clk;
end

initial begin
    reset = 1;
    #20 reset = 0;
    #500 $finish;
end

endmodule