verliog中的这个错误"无效模块项"是什么？

Question

我已经定义了两个模块,datapath和ctrl.

然后我在同一个文件中定义另一个模块,它实例化了datapath和ctrl

module mult(input reset, input [3:0] i0,i1, output o);  
   wire [3:0] cnt, sh;
   wire load, go,ld1 
   datapath d0(i0,i1,cnt,sh,load,go,o);
   ctrl c0(reset, clk,sh,cnt,ld1,load,go);
endmodule

但是,verilog在"datapath d0 ......"这一行抱怨"无效模块项",为什么？

Answer 1

您在前一行中缺少分号.