用于创建Verilog框图的程序

Question

我想创建一个程序来解析Verilog并显示一个框图.有人可以帮助我了解我需要研究的算法吗？我发现了一个很好的Verilog解析器,但现在我需要找到每个块之间的关系并相应地放置它们.它不必进行广泛优化.

更新:

现在我使用ironPython在Visio中绘制框图.

1. 使用输入和输出创建块列表
2. 创建一个图表,该图表将块的所有输出与其相应的输入相匹配.这基本上具有块之间的所有连接.
3. 在Visio图中为它们找到一个位置.
4. 在Visio上绘制它们
5. 在Visio上连接它们.

Answer 1

Yosys是一个开源Verilog综合工具。它还可以用于分析设计和创建原理图（使用GraphViz）。请参阅网页上的屏幕截图：

• http://www.clifford.at/yosys/screenshots.html

如果我正确理解您的要求，则Yosys已经可以满足您的要求。如果仍然要编写自己的程序，则可以使用Yosys作为入门指南。

（利益冲突披露：我是Yosys的作者。）

Answer 2

您也可以尝试使用 Altera 综合、EASE、HDL 设计器、Synplify HDL Analyst、nSchema 或 Xilinx PlanAhead。