如何在VHDL中将8位转换为16位？

Question

我有一个来自ADC转换器的输入信号是8位(std_logic_vector(7 downto 0)).我必须将它们转换为16位信号(std_logic_vector(15 downto 0)),以便对16位系统进行16位信号处理.

Answer 1

如果8位值被解释为signed(2的补码),则通用和标准VHDL转换方法是使用IEEE numeric_std库:

library ieee;
use ieee.numeric_std.all;

architecture sim of tb is
    signal slv_8  : std_logic_vector( 8 - 1 downto 0);
    signal slv_16 : std_logic_vector(16 - 1 downto 0);
begin
    slv_16 <= std_logic_vector(resize(signed(slv_8), slv_16'length));
end architecture;

因此,首先将std_logic_vector转换为有符号值,然后应用resize,将签名扩展签名值,结果最终转换回std_logic_vector.

转换相当冗长,但具有一般性的优点,即使稍后更改目标长度也能正常工作.

属性'length只返回slv_16 std_logic_vector的长度,因此为16.

对于无符号表示而不是signed,可以使用unsigned而不是signed使用此代码来完成:

    slv_16 <= std_logic_vector(resize(unsigned(slv_8), slv_16'length));

Answer 2

architecture RTL of test is
    signal s8: std_logic_vector(7 downto 0);
    signal s16: std_logic_vector(15 downto 0);
begin
    s16 <= X"00" & s8;
end;