在verilog中连接输入

Question

在我的模块中，我采用了两个输入8位。

mymodule(input clk, input [7:0] AS_1,input [7:0] AS_2, output [7:0] AS)

现在，我想创建一个容器，以保留两个输入，我想将它们合并为一个。我想做这样的事情：

reg [15:0] JOIN = AS_1 and AS_2 ---> all their bits should be arranged in a single container

但是我不知道它应该是reg类型还是wire或其他东西，因为我需要使用该JOIN进行其他操作

任何帮助，建议或建议将不胜感激！！！

Answer 1

它可以是reg或wire，您将它们分配稍有不同，但结果是相同的：

wire [15:0] join;
assign join = {AS_1, AS_2}; //concatenation operator

要么：

reg [15:0] join;
always @* begin
    join = {AS_1, AS_2};
end

无论哪种情况，都可以使用join完全相同的值。