adi*_*524 1 verilog digital-logic
我可以在常块中使用电线吗?例如:
wire [3:0]a;
assign a=3;
always @(c)
begin
d=a+c;
end
Run Code Online (Sandbox Code Playgroud)
编译时没有抛出任何错误.为什么?
是的,您可以在始终块中使用线的值,您无法在始终或初始块中为线分配值.
wire和reg之间唯一真正的区别是分配值的语法.
在上面的示例中,d也可以创建为线,这些是等效的:
reg [3:0] answer_reg;
always @* begin
answer_reg = a + c;
end
wire [3:0] answer_wire;
assign answer_wire = a + c;
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