0x9*_*x90 5 algorithm optimization performance verilog vhdl
我想到构建一个基于专用硬件的综合工具,以加速RTL的开发.
我们的想法是进行vhdl/verilog/netlist合成器的引导,这是一个在HW中实现大型状态机的平台,它使所有RTL敏感(用自己的语言编写编译器显示了SW世界的近距离想法).
与往常一样，当问题以“在硬件中完成”为前提时，答案始终必须是“显示硬件将修复哪些瓶颈以及如何修复”。除非你对问题有足够的理解，不能以挥手的方式回答这个问题，否则这一切都是猜测。
正如另一位人士所指出的，如果（在财务上）明智的话，那么就有足够大的市场，由沮丧的工程师等待综合完成，而市场已经存在了。
如果只是为了一个有趣的项目，那么当然可以尝试一下:)