ver*_*ete 5 verilog fpga vhdl scons modelsim
有没有人在相当大的 FPGA 项目中使用“ Scons ”代替“ make ”？它是开箱即用的还是仍然需要为 VHDL 或 Verilog 语言进行一些黑客攻击？与 Modelsim/ISE/Vivado/Quartus 的集成怎么样？或者我应该坚持使用 makefile 一段时间？
归档时间：
12 年，7 月 前
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11 年，1 月 前