VHDL/ModelSim - 无法找到实体

Question

我正在尝试模拟我的VHDL文件,但遇到以下错误:

# ** Error: (vcom-11) Could not find work.lab1.
# 
# ** Error: (vcom-1195) Cannot find expanded name "work.lab1".
# 
# ** Error: Unknown expanded name.
# ** Error: VHDL Compiler exiting
# ** Error: c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
# Error in macro ./DE2_TOP_run_msim_rtl_vhdl.do line 8
# c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
#     while executing
# "vcom -93 -work work"

在尝试模拟之前,我通过Quartus II和ModelSim编译器成功编译了代码.我的代码中有一个lab1实体和体系结构(我甚至可以在Quartus Project Navigator的Design Units选项卡中看到它),所以我真的不明白这个错误.任何人都知道是什么导致了这个？

Answer 1

当模拟器正在编译顶层(DE2_TOP)时,它想知道所使用的组件是如何形状的.因此,在编译上层组件之前,您应该编译了较低级别的组件.

我大部分时间要解决的问题是按正确的顺序编译所有组件,然后使用Modelsim的'vmake'('vmake -work work> work.vmake')命令从库中生成一个makefile(工作) .获得makefile后,可以使用(make -f work.vmake)执行它.所有文件都将按顺序编译.

注意:Verilog在这些事情上要轻松得多......