VHDL std_logic_vector转换为带有numeric_std的signed和unsigned

Question

我对使用转换的一些疑惑std_logic_vector到signed/ unsigned.我总是使用转换signed(...),unsigned(...)但是当我尝试使用库numeric_std(to_signed,to unsigned)中定义的转换时,它不起作用.有人可以向我解释为什么会这样吗？为什么转换unsigned()和signed()工作？

Answer 1

因为std_logic_vector和signed/ unsigned类型密切相关,所以可以使用类型转换方式进行转换.所以signed(a_std_logic_vector),unsigned(a_std_logic_vector)没关系.但是,转换功能也在标准中定义.

看一下VHDL FAQ.这是一个旧网站,从新闻组仍然很热的时候开始,但它仍然有很多关于VHDL的好信息.