什么是 Rowhammer DRAM 错误，我该如何处理？

Question

DRAM 芯片非常紧凑。研究表明，相邻位可以随机翻转。

• 在带有 ECC 的服务器级 DRAM 芯片中随机触发错误的概率是多少（CMU-Intel 论文引用了一个未知芯片的数字 9.4x10^-14，例如一年内发生一次故障）？
• 在购买内存之前如何知道错误是否已修复？
• 我应该怎么做才能对抗租户或非特权用户在 CentOS 7 上进行特权升级的恶意企图？

参考：

• Row Hammer DRAM 漏洞被利用，解锁对物理内存的访问
• 翻转内存中的位而不访问它们：DRAM 干扰错误的实验研究
• Google 的 PoC 存储库
• 项目零写作

Answer 1

您引用的 CMU-Intel 论文显示（第 5 页）错误率在很大程度上取决于 DRAM 模块的部件号/制造日期，并且会以 10-1000 的系数变化。还有一些迹象表明，这个问题在最近（2014 年）制造的芯片中没有那么明显。

您引用的数字“9.4x10^-14”用于提议的名为“PARA”的理论缓解机制（可能类似于现有的缓解机制 pTRR（伪目标行刷新））的上下文中，并且与您的问题，因为 PARA 与 ECC 无关。

第二篇 CMU-Intel 论文（第 10 页）提到了不同 ECC 算法对错误减少的影响（因子 10^2 到 10^5，在复杂的内存测试和“保护带”中可能更多）。

ECC 有效地将 Row Hammer 漏洞利用转化为 DOS 攻击。ECC 将纠正 1 位错误，一旦检测到不可纠正的 2 位错误，系统将停止（假设 SECDED ECC）。

解决方案是购买支持 pTRR 或 TRR 的硬件。请参阅Cisco 当前关于 Row Hammer 的博客文章。至少一些制造商似乎在他们的 DRAM 模块中内置了这些缓解机制之一，但将其深深隐藏在他们的规格中。回答您的问题：询问供应商。

更快的刷新率（32 毫秒而不是 64 毫秒）和激进的巡逻清理间隔也有帮助，但会影响性能。但我不知道实际上允许微调这些参数的任何服务器硬件。

我想除了终止具有持续高 CPU 使用率和高缓存未命中的可疑进程之外，您在操作系统方面无能为力。